인텔, AI 칩을 위한 EMIB-T 개발 계획 발표

Intel은 대형 인공지능 가속기를 위한 EMIB-T 칩 패키징 기술의 사용을 확대할 계획입니다. 11월 4일 부산에서 열린 ISMP 2026 컨퍼런스에서 Intel Foundry의 패키징 디렉터인 Kyu O Lee는 단일 모듈에 32개 이상의 고속 HBM 메모리 블록과 70개 이상의 실리콘 브리지를 배치하는 가이드라인을 제시했습니다. 회사는 EMIB-T를 대만 TSMC의 CoWoS-L 기술에 대한 대안으로 보고 있습니다.

EMIB는 개별 다이를 연결하기 위해 유기 기판에 내장된 작은 실리콘 브리지를 기반으로 합니다. EMIB-T 버전은 수직 TSV 전기 연결을 추가하여 브리지를 통해 전력을 공급할 수 있게 합니다. 이 접근 방식은 큰 실리콘 인터포저의 필요성을 줄이고 잠재적으로 재료 소비를 줄일 수 있습니다.

Intel에 따르면 EMIB 브리지를 생산하는 데 사용되는 실리콘 웨이퍼 면적의 효율성은 90%를 초과하며, 큰 인터포저가 있는 설계의 경우 약 60%입니다. 이는 생산 통제를 통과한 완제품의 비율이 아닌 재료 소비에 대한 평가입니다.

2026-2027년 개발에서 Intel은 16개의 HBM 블록과 38개의 브리지를 포함하는 최소 120 × 180 mm 크기의 모듈에 집중하고 있습니다. 더 먼 프로젝트에서는 240 × 240 mm 크기, 32개 이상의 메모리 블록, 70개의 브리지를 계획하고 있습니다. 이러한 매개변수는 이미 출시된 시리얼 제품이 아닌 계획을 나타냅니다.

생산 제약 및 TSMC와의 경쟁

대체 기술에 대한 관심은 TSMC의 CoWoS 패키징의 높은 용량 활용과 관련이 있습니다. 그러나 이 회사도 생산을 확장하고 있으며, CoWoS-L은 적어도 2028년까지 AI 칩에 대한 일반적인 솔루션으로 남을 것으로 예상됩니다.

업계 추정에 따르면 EMIB를 사용한 사용 가능한 제품의 수율은 약 90%이며, CoWoS는 약 98%의 값을 보고했습니다. 이러한 수치는 서로 다른 기술적 프로세스에 해당하며 EMIB-T와 CoWoS-L의 신뢰성을 직접 비교할 근거를 제공하지 않습니다. Intel의 추가 제약은 유기 기판의 품질과 가용성으로 남아 있습니다.

Google, Amazon, MediaTek은 이러한 솔루션의 잠재적 사용자로 간주되지만, EMIB-T에 대한 최종 생산 계약은 공개적으로 확인되지 않았습니다. Intel은 2025년에 기술을 도입하고 그 적용을 확대하려고 하지만 실제 경쟁력은 비용, 수율, 가용 용량에 달려 있습니다.